低消費電力化技術

近年、LSIに対する消費電力削減の要求はますます高くなっています。当社のSoC設計は、お客様の低消費電力化に対する要望にお応えするために、多様な取り組みを行っています。

低消費電力LSIを実現するためには、個々の技術だけではなく、さまざまな技術を組み合わせることが有効です。当社の設計環境「リファレンス・デザイン・フロー」では、さまざまな低消費電力化技術に対応しており、LSIの動作時と待機時双方の消費電力を削減できます。特に電源を制御することにより、低消費電力化を図る手法を体系化して開発しています。また、当社はUPF/CPFを全面採用することで、お客様の設計資産への変更を抑えつつ、低消費電力化設計を容易にしています。
UPF/CPFの採用は、これまでは検証が非常に困難だった低消費電力化技術に対しても信頼性の高い設計を行うことが可能です。

多電源設計はLSI内に異なる電圧を供給する技術で、高速動作の回路ブロックには高電圧、低速動作の回路ブロックには低電圧を供給し、動作時の消費電力を削減できます。当社のUPF/CPFの採用によって、異なる電圧の回路ブロックを一括して物理設計・検証することができるようになり、低消費電力設計に伴う開発期間の増加を最小化します。

要求処理量に応じて電圧や周波数を変化させるDVFSに対応します。また、製造上のばらつきに応じて適応的に動作電圧を決定し、LSIの動作を保証する最低電圧で動作させることによって、動作時・待機時双方の消費電力を低減します。

大容量のSRAMを搭載するLSIでは、SRAMマクロの消費電力が問題となる場合があります。そのような場合に、マルチモードSRAMを使うことで消費電力を削減できる場合があります。マルチモードSRAMには、通常動作モードに加えて、スタンバイモード、スリープモードとシャットダウンモードがあります。

スタンバイモードでは、SRAMマクロ内部のクロック動作を停止することで、SRAMマクロの動作電力を0にすることができます。スリープモードでは、SRAMマクロの周辺回路を非活性化することで、リーク電力を削減します。シャットダウンモードはSRAM単独で電源遮断することが可能です。また、使用するSRAM構成の最適化も低消費電力化に貢献します。お客様の最適なSRAM選択を論理設計段階からサポートします。

当社は、UPF*¹およびCPF*²で電源仕様を一貫管理することにより、パワーゲーティング設計や多電源・多電圧設計、搭載IPの増加により複雑化した電源設計に対するRTLシミュレーション、多電源検証および物理設計をサポートするトータルソリューションを提供しています。
このソリューションでは、電源仕様を論理仕様と物理仕様に分けて管理することにより、論理仕様のみを定義することでRTLシミュレーションによる電源遮断検証が可能です。電源物理仕様の準備および検証したRTLと電源論理仕様を物理設計へハンドオフしてから電源仕様(UPF/CPF)に基づいた物理設計を行います。このように電源仕様をUPF/CPFで管理し、設計フローを通して使用することにより、電源仕様が明確化され、信頼性の高い設計を行うことが可能です。

*¹：UPF(Unified Power Format)はIEEE Std. 1801として標準化された低消費電力設計指針を記述する標準仕様です (詳細：http://www.ieee.org/)。

*²：CPF(Common Power Format)はSi2にて標準化された低消費電力設計指針を記述する標準仕様です (詳細：http://www.si2.org/?page=811)。